UCIe联盟宣布，发布UCIe 4.0规范，让UCIe架构在芯片组级接口设计中得到提升，满足了将多个小芯片集成为统一封装系统的关键需求。通过涵盖可管理性与安全性、效率、内存连接性和可靠性的新能力，新规范解决了更广泛的系统级需求。
UCIe 4.0规范引入了在SoC与内存逻辑小芯片之间标准化的封装内内存连接，为利用现有内存技术扩展内存带宽提供了一种节能且经济的方案。通过充分利用现有的UCIE物理层（PHY）和适配器生态系统，UCIE.mem协议简化了内存集成，同时实现高达93.75%的数据效率和约2.5 TB/s/mm的芯片边缘带宽密度。这一组合可实现高吞吐量，并使内存带宽能够随着系统和工作负载需求的演进而扩展。
这次还为设计者提供了提升系统效率的新方法，包含可选的优化功耗配置，可在64 GT/s时将能效提升30%至80%；以及针对UCIE-S 48 GT/s和64 GT/s的增强型凸点映射（bump map），在提高带宽密度的同时减少高速芯片间连接所需的边沿空间。增强型凸点映射可使边沿带宽密度增加约20%，面积带宽密度增加10%，使设计者能够在相同封装尺寸下实现更高的带宽，或释放封装资源以满足其他系统需求。
另外UCIe 4.0规范通过支持汽车应用中芯片级架构日益普及的功能，扩展了系统级能力，可选的错误通知和链路健康监测器为汽车可靠性和功能安全机制提供了更清晰的互连完整性及潜在故障的可见性。
